ESD-Automatisierungsprüfungen für elektronisches Design

Die Überprüfung des Schutzes vor elektrostatischer Entladung (ESD) in einem komplexen integrierten Schaltkreisdesign (IC) ist äußerst anspruchsvoll. Modernste Designs verfügen über viele Versorgungsbereiche und Spannungspegel für verschiedene Funktionsteile wie Hochfrequenz (RF), Digital- und Hochspannungsblöcke, was die ESD-Prüfung zu einer komplexen und fehleranfälligen Aufgabe macht. Wenn man sich allein auf die manuelle Überprüfung verlässt, besteht ein erhebliches Risiko, dass Konstruktionsfehler übersehen werden, was bei der Herstellung und im Feld sehr kostspielig sein kann. Daher ist eine automatisierte ESD-Prüfung im heutigen Designablauf äußerst erwünscht. In diesem Artikel werden die wesentlichen Anforderungen des ESD-Verifizierungsablaufs beschrieben, wie sie von der Electronic Design Automation (EDA) Tool Working Group der ESD Association (ESDA) [1] definiert wurden.

Abbildung 1 veranschaulicht den Zeitplan und die Hauptphasen für einen beispielhaften Entwurfsablauf. Der IC-Produktdesign-Ablauf (obere Reihe) muss mit einem ESD-Entwicklungs- und Implementierungsablauf (mittlere Reihe) synchronisiert werden. Letzteres muss durch einen ESD-Prüfablauf (untere Reihe) unterstützt werden.

Abbildung 1: Ein einfacher ESD-Verifizierungsablauf, der einem Beispiel-IC-Designablauf zugeordnet ist.

Die folgenden Abschnitte beschreiben die wichtigsten IC-Entwicklungsphasen und geben Beispiele für verschiedene ESD-Prüfungen, die für diese Phasen relevant sind.

Produktdefinitionsphase

Die ESD-Leistungsspezifikationen folgen in der Regel allgemein anerkannten Standards. Je nach Anwendungsbereich können sie jedoch von Marketingteams und IC-Kunden modifiziert werden. Produktdesignspezifikationen und erforderliche ESD-Leistung bestimmen die Spezifikationen von ESD-Komponenten und ESD-Zellen. Basierend auf diesen funktionalen Anforderungen werden geeignete ESD-Zellen für jeden Pin-Anwendungsknoten (Signal, Leistung und Masse) definiert. Typischerweise werden die ESD-Zellen dem Designer in einer speziellen ESD-Bibliothek zugänglich gemacht.

In einer Situation, in der eine ausgereifte Halbleitertechnologie mit bereits entwickelten ESD-Bibliotheken verwendet wird, müssen lediglich Platzierungs- und produktspezifische Modifikationen der vorhandenen ESD-Komponenten und ESD-Zellen überprüft werden. Für ein neues IC-Produkt, das einen neuen Halbleiterprozess verwendet, ist möglicherweise keine ESD-Bibliothek verfügbar und es können keine spezifischen ESD-Prüfungen auf Zellenebene durchgeführt werden. Dennoch könnten zusammen mit dem IC-Kunden Leistungsspezifikationen der benötigten ESD-Bibliothek auf der Grundlage der verfügbaren ESD-Technologie-Entwicklungsdaten und ESD-EDA-Daten anderer Produkte/Technologien definiert werden.

Basierend auf den verfügbaren Designdaten in dieser Designphase können folgende ESD-Prüfungen durchgeführt werden:

Aufgrund der Art dieser Daten kann eine einfache Überprüfung der ESD-Konformität anhand der ESD-Eigenschaften der ESD-Zellen in einer Designdatenbank erfolgen. Im Folgenden finden Sie ein Beispiel für eine ESD-EDA-Prüfung, die während der Produktdefinition durchgeführt wurde.

Eine frühzeitige Analyse der Integrität der I/O-Zelle, der Busplatzierung und der gesamten ESD-Robustheit ist einer der wesentlichen Faktoren eines erfolgreichen Chipdesigns. Ein ESD-Grundrissprüfer für den Chip könnte die zu überprüfenden ESD-Designregeln bei der Planung der Platzierung von I/O-Zellen und Leistungsbussen durchsetzen. Insbesondere könnte der Prüfer das Vorhandensein einer ESD-Zelle/eines ESD-Geräts zwischen Pads überprüfen, den parasitären Widerstand zwischen Pad und ESD-Zelle/-Gerät abschätzen und durch Vorhersage der Pad-Spannung eine grobe Schätzung der ESD-Robustheit des Chips geben (Abbildung 2).

Abbildung 2: Eine Beispiel-I/O-Baugruppe, überprüft mit einem ESD-Grundrissprüfer. Der Werkzeugausgang weist auf fehlende ESD-Schutzgeräte und große Widerstände im ESD-Strompfad hin.

Chip-Architekturphase

In dieser Entwurfsphase wird die Funktions-/Verhaltensebene der Chiparchitektur definiert und die erforderlichen ESD-Komponenten und Bibliothekszellen identifiziert. In dieser Phase ist keine IC-Beschreibung auf Schaltungs- oder Layoutebene verfügbar. Ähnlich wie im vorherigen Abschnitt können Prüfungen auf Zellenebene und Prüfungen geschützter Geräte durchgeführt werden. Die verfügbaren Designdaten ähneln denen im vorherigen Abschnitt.

Modul- und vollständige IC-Designphasenprüfungen

Dies ist die Hauptphase der Designaktivität, die eine komplexe Interaktion zwischen allen Produktteams beinhaltet. Es kann in drei Unterstufen unterteilt werden.

Die erste Phase ist die Grundrissplanung der Chiparchitekturmodule sowie der standardmäßigen digitalen I/O- und Powerbanks. Die ESD-Prüfungen, die in dieser Entwurfsphase durchgeführt werden könnten, beschränken sich auf die Überprüfung des ESD-Netzwerks auf höchster Ebene innerhalb der digitalen I/O-Bänke und der ESD-Konnektivität zwischen den verschiedenen Modulen, den zugehörigen I/O-Bänken in den verschiedenen Leistungsdomänen usw ESD-Verbindungen auf Paketebene. Zu diesen Prüfungen gehören:Geschützte Geräteprüfungen für die digitalen Module.

Der zweite Schritt ist das Design von IP-Modulen und analogen I/O-Pad-Ringen. In dieser Entwurfsphase werden die analogen (und HF-)Module und die zugehörigen E/A-Bänke physisch entworfen. In vielen Fällen unterscheidet sich das Team für analoge IP-Module vom Designteam für E/A- und Strom-/Massezellen, das häufig für die Integration der ESD-Bibliothekszellen verantwortlich ist. Das Modulteam verfügt möglicherweise nicht über detaillierte Informationen zu den auf Zellebene verwendeten ESD-Komponenten, und bei der Überprüfung der gesamten ESD-Implementierung ist besondere Aufmerksamkeit erforderlich. Möglicherweise ist auch ein gewisses Maß an Co-Design zwischen den Analogmodulen und den dedizierten ESD-Schutzzellen erforderlich. Basierend auf den verfügbaren Konstruktionsdaten konnten folgende ESD-Prüfungen durchgeführt werden:

Für die Fälle, in denen die ESD-Schutzzellen im analogen Pad-Ring platziert werden, ist eine spezielle Werkzeugfunktionalität erforderlich, die dem Team, das die ESD-Prüfungen auf Modulebene durchführt, nicht zur Verfügung steht. Diese Tool-Funktionalität kann erweitert werden, um die Überprüfung der ESD-Robustheit des Moduls gegenüber stromdomänen- oder IP-übergreifenden Belastungsereignissen zu ermöglichen. Dies ist besonders nützlich, wenn die Gegenstifte physisch nicht verfügbar sind, aber einige Informationen über das beteiligte ESD-Netzwerk (ESD-Zellen, Konnektivität) in der Designdatenbank vorhanden sind. Dies kann als „virtuelle Chip-Integration“ betrachtet werden, bei der dem Team, das die Prüfung durchführt, nur ein bestimmtes Moduldesign physisch zur Verfügung steht. Diese Situation gilt auch für die Verifizierung eines bestimmten Moduls, bei der die ESD-Leistung von IP Dritter („Black Box“) bewertet wird.

Die dritte Stufe ist die vollständige IP- und I/O-Integration des Chips, einschließlich des Pakets. Dies ist die letzte Stufe der ESD-Prüfungen, die auf den gesamten IC angewendet werden. Der Hauptzweck besteht darin, die Integration der einzelnen IP-ESD-Schaltkreise auf oberster IC-Ebene zu überprüfen, auf neue ESD-Verstöße und parasitäre Geräte bei der IP-übergreifenden Integration zu prüfen und zu überprüfen, ob die geschützten Komponenten an jedem einzelnen IP-Modul noch funktionieren ihren ESD-sicheren Betriebsbereich (SOA) für Belastungskombinationen einschließlich anderer IP.

Basierend auf den verfügbaren Konstruktionsdaten konnten folgende ESD-Prüfungen durchgeführt werden:

Für bestimmte Designklassen (z. B. einige digitale Designs) könnte es möglich sein, eine bestimmte Prüfhierarchie zu implementieren, sodass auf der gesamten Chipebene die einzelnen Designblöcke als „Black Boxes“ betrachtet werden und nur die Integration der Blöcke überprüft wird .

Im Folgenden finden Sie ein Beispiel für ESD-Prüfungen in der Modul- und gesamten IC-Designphase, die darauf abzielen, potenzielle ESD-Schwachstellen von E/A-Baugruppen (Ringe oder Arrays) zu identifizieren. In dieser Phase könnte eine E/A-Baugruppe mit einem ESD-Überprüfungstool überprüft werden, das sowohl Layoutprüfungen als auch elektrische Prüfungen abdeckt. Durch die Layoutprüfungen könnte sichergestellt werden, dass die vordefinierten ESD-Regeln strikt eingehalten werden. Insbesondere könnte der Prüfer Eingangspuffer-Gates und Ausgangspuffer-Drains ohne ausreichenden ESD-Schutz, parasitäre Bipolare, Verletzungen der minimalen ESD-Metallbreite usw. kennzeichnen. Die elektrischen Prüfungen der E/A-Baugruppe können in dieser Phase unterschiedlich komplex sein: Sie können verwendet werden Es handelt sich lediglich um vereinfachte E/A-Netzlisten oder um detaillierte Modelle von ESD-Schutzelementen und Parasiten. Die Überprüfung der Existenz des primären ESD-Strompfads und die Prüfung alternativer Strompfade für jede Pin-zu-Pin-Kombination ist das Hauptziel der Prüfung in dieser Phase [2]. Der Prüfer könnte die Situation kennzeichnen, in der kein ESD-Strompfad vorhanden ist oder in der während eines ESD-Ereignisses ein unbeabsichtigter paralleler Pfad mit schwachen Geräten bevorzugt wird. Grundlegende Prüfungen können mithilfe einer extrahierten Netzliste aus dem Schaltplan für alle Pin-zu-Pin-Kombinationen durchgeführt werden. Anschließend kann eine detailliertere Analyse für ausgewählte Pins anhand der aus dem Layout extrahierten Netzliste erfolgen. Abbildung 3 zeigt einen Teil eines I/O-Rings mit primären und alternativen Strompfaden für eine bestimmte Pin-Belastungskombination. Eine geeignete Überprüfung dieser beiden Strompfade würde statische und dynamische Hochgeschwindigkeitssimulationen auf der großen Netzliste von Verbindungs- und ESD-relevanten Komponenten umfassen.

Abbildung 3: Überprüfung eines ESD-Pfades in einem I/O-Ring. Eine geeignete Überprüfung dieser beiden Strompfade würde statische und dynamische Hochgeschwindigkeitssimulationen auf der großen Netzliste von Verbindungs- und ESD-relevanten Komponenten umfassen.

Design-Qualifizierungsphase

In dieser Phase werden abschließende Designaudits und ESD-Leistungsbewertungen anhand der Verifizierungsergebnisse der vorherigen Phasen durchgeführt. Dies erfolgt häufig auf der Grundlage einer benutzerdefinierten, vom Unternehmen definierten Standardpraxismethodik, zusammengefasst in einer „ESD-Checkliste“ oder einem anderen Dokument. Ziel ist es, zu bestätigen, dass alle erforderlichen ESD-Verifizierungsaktivitäten durchgeführt wurden.

Die Funktionalität des EDA-Tools in dieser Entwurfsphase bezieht sich hauptsächlich auf die Meldung und Dokumentation der Ergebnisse der zuvor durchgeführten Prüfungen und die Speicherung der Ergebnisse in einer geeigneten Datenbank zur weiteren Analyse. Eine solche Analyse wird normalerweise für die ESD-Fehlerbehebung von Produkten während der IC-Qualifizierung benötigt.

In praktischen Designfällen mit komplexen IC-Produkten und ESD-Lösungen kann es Situationen geben, in denen aufgrund von Einschränkungen der ESD-Verifizierungstools oder aufgrund einer nicht ESD-bezogenen Produktentwicklung immer noch einige ESD-Verstöße gemeldet werden, wenn ein IC zur Herstellung geschickt wird Prioritäten. Unter allen Umständen könnte das Ergebnis der formellen ESD-EDA-Prüfläufe jedoch eine einfache ESD-Fehlerbehebung am Produkt ermöglichen. Die Ausgabe des ESD-EDA-Prüfers könnte dabei helfen, mögliche ESD-Testfehler mit identifizierten ESD-Designmarginalitäten in Beziehung zu setzen.

Die ESD-Prüfungen der letzten IC-Verifizierungsphase sind am umfangreichsten. Sie ähneln den Prüfungen, die in früheren Entwurfsphasen durchgeführt wurden. ESD-EDA-Tools könnten jedoch in der Lage sein, mit viel größeren Netzlisten zu arbeiten, einschließlich vollständiger Chip-Widerstands-, Kapazitäts- und Gehäuseinformationen. Im Folgenden finden Sie einige Beispiele für ESD-EDA-Prüfungen, die in dieser Phase durchgeführt wurden.

Eine abschließende ESD-IC-Prüfung könnte die Überprüfung aller vorgesehenen ESD-Strompfade mithilfe eines EDA-Tools umfassen. Um eine bessere Genauigkeit für eine gegebene Pad-Belastungskombination zu erreichen, könnte mehr als ein ESD-Pfad gefunden und analysiert werden, da der ESD-Stromfluss möglicherweise nicht auf den kürzesten, zuvor identifizierten Pfad beschränkt ist. Ein Bericht eines solchen Tools enthält berechnete Knotenspannungen und -ströme und kann für die ESD-Abmeldung vor dem Tape-Out verwendet werden. Abbildung 4 zeigt ein Beispiel der endgültigen Chip-Level-Checker-Ausgabe, bei der drei unterschiedliche ESD-Pfade für ein ausgewähltes Pad-Paar (IO_D2 und IO_ANA) gefunden wurden. Spannungen und Ströme entlang ESD-Pfaden wurden durch Gleichstromsimulationen ermittelt, bei denen ein HBM-Strom von 1,33 A zwischen den beiden Pads erzwungen wurde. Simulierte Spannungspotentiale und Ströme an jedem Pfadknoten sind in Abbildung 4 dargestellt. Busparasitäre Effekte wurden in die Simulationen einbezogen. Beispielsweise ist die Spannungsdifferenz zwischen den Knoten V2 (7,76 V) und V3 (5,35 V) sowohl auf den Spannungsabfall der Diode D1 (2,39 V) als auch auf den Spannungsabfall des VSSIO-Buswiderstands (0,01 V) zurückzuführen. Die Spannungsbelastungen an den meisten empfindlichen Geräten werden überwacht, um sicherzustellen, dass der Gesamtspannungsabfall zwischen den beanspruchten Pads zwar hoch sein kann (16,48 V), die Geräte jedoch nicht über ihre Ausfallgrenzen hinaus belastet werden. Insbesondere überschreitet die Spannung zwischen VDD und VSS in diesem Beispiel nicht 0,68 V und der IC-Kern kann als ESD-robust angesehen werden.

Abbildung 4: Beispiel für die endgültige Ausgabe des Chip-Level-Checkers. Simulierte Spannungspotentiale und Ströme an jedem Pfadknoten werden angezeigt. Busparasitäre Effekte werden in die Simulationen einbezogen.

Nach Abschluss der ersten IC-Integration konnten kritische domänenübergreifende Grenzen zwischen verschiedenen Versorgungsspannungsnetzwerken auf einem Chip identifiziert werden. Der hohe Spannungsabfall an diesen Grenzen während einer ESD-Beanspruchung macht sie anfälliger für ESD-Schäden als die Geräte, die im gleichen Leistungsbereich platziert sind. Die zunehmende Anzahl unterschiedlicher Versorgungsspannungsdomänen in der heutigen Chipgeneration erfordert eine automatisierte Prüfung, um Geräte zu finden, die bei einem ESD-Ereignis betroffen wären. Abhängig vom akzeptablen Spannungsbelastungsniveau für die spezifischen Geräte an der Domänenschnittstelle könnten ESD-Designschwächen durch ein EDA-Tool identifiziert werden, nachdem Tausende möglicher Schnittstellenverbindungen überprüft wurden. Darüber hinaus müssen bei der Analyse der ESD-Robustheit von Geräten an den Grenzen der Leistungsdomäne auch Schutzmaßnahmen berücksichtigt werden, die bereits an den Grenzen der Leistungsdomäne implementiert sind (Dioden, die mit einem Schnittstellen-Gate-Oxid verbunden sind usw.). Abbildung 5 zeigt ein Beispiel eines domänenübergreifenden Levelshifters, bei dem ein mit Knoten 1 verbundenes Gate während eines ESD-Ereignisses überlastet werden könnte.

Abbildung 5: Überprüfung der Grenzüberschreitung der Leistungsdomäne. Aufgrund des erhöhten Rbus wird der primäre ESD-Strompfad (dicke Linie) weniger attraktiv, was zu überlasteten Gates am Knoten 1 führt.

Schlussfolgerungen

In diesem Artikel wurden die wesentlichen Anforderungen eines effektiven ESD-EDA-Verifizierungsablaufs beschrieben. Diese Anforderungen sind auf die ESD-Verifizierungsanforderungen der IC-Design-Community abgestimmt. Der vorgeschlagene Verifizierungsablauf bietet einen systematischen Ansatz zur Überprüfung der ESD-Robustheit aller IC-Blöcke in verschiedenen Phasen des Designablaufs. Dieser Ansatz ermöglicht die Vermeidung vieler ESD-Designfehler und verkürzt die gesamte Designzykluszeit. Die ESD-EDA-Tools würden die ESD-Vorhersagefähigkeiten verbessern, indem sie erweiterte Netzlisten (einschließlich ESD-Gerät, Widerstand, Kapazität und Paket) erstellen und einen Ansatz mit groben „Back of the Envelope“-Extraktionen, manuellen/visuellen Überprüfungen und ressourcenintensiven SPICE-Simulationen abschaffen. Ein weiterer wichtiger Vorteil dieser Tools ist die Möglichkeit, sie zur systematischen ESD-Designoptimierung einzusetzen. Die in diesem Artikel beschriebenen ESD-EDA-Prüfanforderungen könnten die Grundlage für zusätzliche Anstrengungen der EDA-Anbieter sein, ihre Tools anzupassen und einen umfassenden ESD-Verifizierungsablauf möglich zu machen.

Verweise

Die 1982 gegründete ESD Association ist ein professioneller Freiwilligenverband, der sich der Förderung der Theorie und Praxis der Vermeidung elektrostatischer Entladungen (ESD) widmet. Von weniger als 100 Mitgliedern ist der Verband auf über 2.000 Mitglieder weltweit angewachsen. Nachdem der Verband zunächst den Schwerpunkt auf die Auswirkungen von ESD auf elektronische Komponenten gelegt hatte, erweiterte er seinen Horizont um Bereiche wie Textilien, Kunststoffe, Bahnverarbeitung, Reinräume und Grafik. Um den Anforderungen eines sich ständig verändernden Umfelds gerecht zu werden, hat der Verband die Aufgabe, das BNE-Bewusstsein durch die Entwicklung von Standards, Bildungsprogramme, lokale Kapitel, Veröffentlichungen, Tutorials, Zertifizierungen und Symposien zu erweitern.

Automatisierungelektrostatische Entladungen von Michael Khazhinsky

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